数电课程设计报告(数字钟的设计)【范本模板】

数电课程设计报告

第一章 设计背景与要求

设计要求 第二章 系统概述 2。1设计思想与方案选择 2。2各功能块的组成 2.3工作原理

第三章 单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析 第四章 电路的组构与调试 4.1遇到的主要问题 4。2现象记录及原因分析 4.3解决措施及效果

4。4功能的测试方法，步骤，记录的数据 第五章 结束语

5。1对设计题目的结论性意见及进一步改进的意向说明 5。2总结设计的收获与体会 附图（电路总图及各个模块详图） 参考文献

第一章 设计背景与要求

一．设计背景与要求

在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路。

设计一个简易数字钟，具有整点报时和校时功能。 (1）以四位LED数码管显示时、分,时为二十四进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时.

(3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s，整点时结束。

(4)才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0～59循环变化,但时显示值不能变化.

二．设计要求

电子技术是一门实践性很强的课程,加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。通过本次简易数字钟的设计，初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求。

第二章 系统概述

2。1设计思想与方案选择

方案一 ，利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示.

方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示。

由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂，涉及到比较多我们没学过的内容,所以选择方案一来实施.

简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器，而时计数器采用二十四进制计数器，其中分、时计数器的计数脉冲由 校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号.计数器的输出通过七段译码后显示，同时通过数值判断电路控制蜂鸣器报时。

2.2各功能块的组成

分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，脉冲按键消抖动处理模块 2.3工作原理

一．简易数字钟的基本工作原理是对1Hz标准频率（秒脉冲）进行计数.当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉冲，电路主要由3个计数器构成，秒计数和分计数为六十进制，时计数为二十四进制.将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号。1Hz的脉冲作为秒计数器的输入，这样实现了一个基本的计时装置。通过4位显示译码模块,可以显示出时间.时间的显示范围为00时00分～23时59分。

二．当需要调整时间时，可使用数字钟的时校正和分校正进行调整，数字钟中时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5～10Hz的校正脉冲。这两种状态的切换由脉冲按键控制选择器的S端来实现。为了更准确的设定时间，需要对脉冲按键进消抖动处理。

三．电路在整点前10 秒钟内开始控制蜂鸣器报时,可采用数字比较器或逻辑门判断分、秒计数器的状态码值,以不同频率的脉冲控制蜂鸣器的鸣响。

第三章 单元电路设计与分析

3。1各单元电路的选择

（1）分频模块，设计一个8级倍率为10 的分频电路，输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50％的脉冲信号。

（2）60进制计数器模块，采用两片74161级联. （3)24进制计数器模块,采用两片74161级联。

(4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161，数据选择器用74153,七段显示译码器部分采用AHDL硬件描述语言设

计.

（5）正点报时电路模块，该模块采用与门和数据选择器74153构成 （6）脉冲按键消抖动处理模块,采用D触发器实现消抖动，从而能够比较精确地设定时间。

3.2设计及工作原理分析 （1)分频模块

要输出8级频率差为10倍的分频电路，可采用十进制计数器级联实现.集成十进制计数器的类型很多,比较常用的有74160、74162、74190、74192和7490等。这里采用7490来实现分频，7490是二-五-十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器。

QA是二进制加计数器的输出,QB、QC、QD是五进制加计数器的输出，位序从告到低依次为D,C,B。该分频器一共用到7片7490，初始信号输入到第一片7490的CLKB端口，QD输出端连接到CLKA端，作为输入,从QA引出1MHz的output端口，并引线到第二片7490的CLKB端口,依此类推，直到第七片7490连接完成（如附图所示)。每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数,从而实现分频。

分频模块图如图所示

分频模块内部结构图如下图所示

OUTPUT10MHz7490SET9ASET9BCLRACLRBCLKACLKBinstQAQBQCQDOUTPUT1MHzoscINPUTVCCCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst2QAQBQCQDOUTPUT100KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst3QAQBQCQDOUTPUT10KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst4QAQBQCQDOUTPUT1KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst5QAQBQCQDOUTPUT100HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst6QAQBQCQDOUTPUT10HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst8QAQBQCQDOUTPUT1HzCOUNTER （2)60进制计数器模块

采用两片74161级联,如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ＥＮＰ都接高电平，而QD与QA用作为与非门的两个输入,与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN，ENT 和ENP接高电平.下面一片实现从0000到1001即0～9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000～到0101即0到5六个状态码的计数,当上面一片状态为0101时，LDN为低电平,此时计数器为0000。这样子通过两片74161就实现了一个六十进制计数器。

下图为六十进制计数器模块的示意图

由六十进制计数模块构成的秒分计数如下图,下面那块六十进制技术模块表示为妙,上面那块六十进制计数模块表示为分。当妙计数模块的状态为0101 1001时,向分计数模块进位， 即通过74153M的输入C1,此时74153M输出接到分计数模块的输入端 ，通过74153M作为选择器，实现进位控制.

（3）24进制计数器模块

采用两片74161级联,如图，下面一片74161做成十进制的,初始脉冲从CLK输入，ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN，ENT 和ENP接高电平,并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN.下面一片实现从0000到1001即0～9十个状态码的计数,当下面一片为1001状态时，自身的LDN为低电平,此时QD,QC，QB，QA的状态恢复到0000,即从0开始从新计数，而上面一片74161的CLK电平改变,上面一片74161开始

计数为0001，实现从0000~到0010即0到2三个状态码的计数，当上面一片状态为0010即2时，下面一片状态为0100即4时,两块74161的CLRN为低电平,此时两块74161的状态都为0000,即实现了23时过后显示00时。这样子通过两片74161就实现了一个24进制计数器.

下图为24进制计数器模块示意图

由二十四进制计数模块构成的时计数模块如图，下面那块六十进制技术模块表示为分，上面那块24进制计数模块表示为时。当分计数模块的状态为0101 1001时，向时计数模块进位, 即通过74153M的输入C1，此时74153M输出接到时计数模块的输入端 ，通过74153M作为选择器，实现进位控制。

二十四进制计数模块构成的时计数模块

(4）4位显示译码模块

由分频器,计数器，数据选择器,七段显示译码，3—8线译码器构成一个4位LED数码显示动态扫描控制电路。

4位计数器由74161构成。如下图所示

（74161构成的4位计数器)

数据选择器采用两片74153 和一片74153M

两片74153实现连在一起实现对四个数字的选择,而一片74153M实现对小数点的选择.

如下图所示

（74153M构成的数据选择器）

（两片74153构成的数据选择器）

七段显示译码器部分采用AHDL硬件描述语言设计，语句如下: subdesign ymq (

data_in［3。.0] :input；

a，b，c，d，e，f，g ：output； ) begin table

data_in［3。。0] =>a，b,c,d，e,f，g; b\"0000\" =>1,1，1，1,1，1,0； b\"0001” =〉0,1,1，0，0，0,0; b”0010\" =>1，1,0,1，1，0,1; b”0011\" =〉1,1，1,1，0,0，1; b\"0100\" =>0,1，1,0,0，1,1； b\"0101” =〉1,0，1，1，0，1,1； b”0110” =〉0,0,1，1,1，1,1； b\"0111\" =>1,1,1，0，0,0，0；

b”1000\" =〉1，1，1，1，1，1，1； b\"1001” =〉1，1，1，0,0，1，1;

b\"1010\" =>1，1,1，0,1,1，1； b\"1011” =〉0，0,1,1,1，1，1; b\"1100” =>1,0,0,0,1,1,0； b”1101” =〉0,1,1，1,1,0,1； b\"1110\" =>1，0，0,1,1，1，1； b\"1111” =〉1，0,0，0，1，1，1; end table; end;

整个四位显示译码模块如图所示

ymqdd[3..0]74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4data_in[3..0]abcdefOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTabcdefgA1B1C1D1A2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2Ydd3dd2ginst1B2C2D2MULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4INPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YC4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCQAQBQCQDRCOOUTPUTOUTPUTDe1De2inst5MULTIPLEXERinstinst7CLKCOUNTERGND74153MGNdq1INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdq2dq3dpVCCdq4

(5）正点报时电路模块

该模块采用与门和数据选择器74153构成，如下图所示。

7个输入端口的与门控制A，当时间在59分51s,53s，55s，57s，59s的时候，A为高电平1，当秒的个位数为9时，B为高电平1，A为1，B为0时,输出C1低频率信号,A为1，B为1时输出C3高频率信号，实现整点的不同频率的报时电路。

（整点报时电路模块）

（6)脉冲按键消抖动处理模块

采用D触发器实现消抖动,从而能够精确地设定时间。校正状态为5HZ的校正脉冲，分频器输出的10HZ通过T触发器得到5HZ的校正脉冲.

如图

（脉冲按键消抖动处理模块）

（通过T触发器得到的5HZ校正脉冲）

第四章 电路的组构与调试

4。1遇到的主要问题

(1）在用74161做二十四进制计数器时,没有深入考虑，打算采用第一片六进制，第二片四进制级联而成，结果出现问题.

（2)时、分调整按键没有安装消抖动装置。 （3）在设置简易数字钟的分时，时计数器也会进。 4。2现象记录及原因分析

（1）虽然也能够计数实现二十四进制，但是不能与七段显示译码器配合使用，不能显示直观的数值，这样给用户带来不便。

（2）在下载调试的时候，我要进行时分调整，但是有时按一下子脉冲键会进两个数值，这样子给时分的设置带来了麻烦，原因是按键没有采用消抖动装置.

（3）在调试的时候，打算通过按键调整分，但是发现时计数器也会进位,这就不符合要求了,原因是调整分时,各计数器都按正常状况在计数,所以会按正常情况产生进位.

4.3解决措施及效果

(1）仍然采用两片74161，第一片可以从0～9，第二片只能从0～2，而且当

第二片为2的时候，第一片到4的话就都清零复位，这样不仅实现了二十四进制计数器，而且能与七段显示译码器配合使用，直观的显示数字.

（2）在脉冲控制按键上加上了D触发器，这样子可以达到消抖动的效果. (3）加上选择器，把两路信号分开，当调整分的时候，不对时计数器产生进位，这样子就不会产生十进位了，解决了这个问题.

4.4功能的测试方法、步骤,记录的数据

（1)简易数字钟的测试，将电路图连好后,分析与综合，仿真，编译，下载到仪器上，表示秒的小数点按1Hz,占空比50%跳动，分从0～59计数，分过了59后，向时计数器进1。

（2）整点点报时功能的测试，到了整点,即59分51s，53s，55s，57s时蜂鸣器低频率间断性鸣响，59分59秒时，蜂鸣器高频率鸣响一次。

(3）时、分调整功能的测试，按分调整键，分按一定的频率逐次加一，但是时显示不变；按时调整键，时按一定的频率逐次加一，但是分显示不变。

第五章 结束语

5.1对设计题目的结论性意见及进一步改进的意向说明

简易数字钟的设计中，主要运用了分频器，六十进制计数器,二十四进制计数器,动态扫描显示电路,选择器,按键消抖以及门电路等数字电路方面的知识。可以在简易数字钟的基础上加上24小时和12小时转换功能，秒表功能，闹钟功能，这样更能满足人们的使用需求。

5。2总结设计的收获与体会

简易数字钟的设计及实验当中,我坚持了下来，上学期的数电我学的并不好，而且对软件应用的接受能力不强，刚开始的时候做的很慢，看到别人都做好了，心里比较着急,于是，我找出了数电课本,复习所涉及的知识点，并练习所学软件,终于有了进步，可以更上同学们的进度，但数字钟的设计一直困扰我，看到别人拓展功能都做好了，自己基本的都还没做好，心里很急。在设计的过程中，碰到了很多的困难，遇到了很多问题，不断地思考与尝试，以及向同学和老师请教，但还是没能完全设计好，以后有时间还得多去实验室尝试，争取做好一些拓展功能。通过这次设计，对上学期学习的数字电路的相关知识得到了复习和巩固，也

查阅了一些相关的资料，也加深了我对数字电路应用的理解，总之这次的电子技术课程设计受益匪浅。

参考文献：

《基于FPGA的数字电路系统设计》 西安电子科技大学出版社 《数字电子技术基础》 电子工业出版社

《数字电路与逻辑设计实验及应用》人民邮电出版社

附图

1. 分频模块

（分频器仿真波形）

下图为分频器线路图

OUTPUT10MHz7490SET9ASET9BCLRACLRBCLKACLKBinstQAQBQCQDOUTPUT1MHzoscINPUTVCCCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst2QAQBQCQDOUTPUT100KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst3QAQBQCQDOUTPUT10KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst4QAQBQCQDOUTPUT1KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst5QAQBQCQDOUTPUT100HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst6QAQBQCQDOUTPUT10HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBQAQBQCQDOUTPUT1Hz

inst8COUNTER 2. 60进制计数器模块

（60进制计数器仿真波形)

3. 24进制计数器模块

（24进制计数器仿真波形）

4。 4位显示译码模块

七段显示译码器模块

七段显示译码器部分采用AHDL硬件描述语言设计，语句如下: subdesign ymq （

data_in[3。。0] :input; a，b,c,d,e,f,g ：output; ） begin table

data_in[3..0］ =〉a，b,c,d,e,f,g；

b”0000\" =>1，1，1,1,1，1，0； b”0001” =〉0,1,1,0，0,0,0； b”0010\" =〉1,1,0,1，1,0,1； b”0011\" =〉1，1，1,1,0，0,1; b\"0100\" =>0,1，1,0,0,1,1；

b\"0101” =〉1,0，1，1，0，1，1； b”0110” =〉0,0,1，1,1,1,1； b”0111” =>1,1,1，0,0，0，0；

b”1000” =〉1，1，1，1，1,1，1； b”1001\" =>1,1,1,0，0，1,1; b\"1010\" =〉1,1,1,0，1,1，1;

b”1011\" =>0,0，1，1,1,1，1； b”1100\" =>1,0，0,0，1，1，0； b”1101\" =〉0,1，1,1，1，0，1； b\"1110\" =>1,0,0,1,1，1，1；

b\"1111” =>1，0，0，0，1，1,1； end table; end;

整个4位显示译码模块

ymqdd[3..0]data_in[3..0]abcdefdd3dd2inst1gOUTPUTOUTPUTOUTPUT74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4abcOUTPUTOUTPUTOUTPUTOUTPUTdefgA1B1C1D1A2B2C2D2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2YMULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3inst5oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4C4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YQAQBQCQDRCOOUTPUTDe1OUTPUTDe2MULTIPLEXERinstCLKinst7COUNTERGNDVCC74153MGNdq1dq2dq3dq4INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdp

（四位显示译码模块)