第１９卷 第ｌ３期 Ｖ０１．１９ Ｎｏ．１３ 电子设计工程 Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ ２０１１年７月 Ｊｕ１．２０１１ 基于ＶＨＤＬ语言的数字时钟设计 李晓敏，田熙燕 （河南科技学院机电学院，河南新乡４５３００３） 摘要：介绍了ＶＨＤＬ语言的特点及优势，表明了ＥＤＡ技术的先进性。采用自上而下的设计思路，运用分模块的设计 方法设计了数字时钟系统，并在ＱｕａＩｔｕｓⅡ环境下进行编译和仿真，完成了２４ ｈ计时和辅助功能设计，证明了方案的 可行性，体现出了“硬件设计软件化”的新趋势。 关键词：ＥＤＡ技术；数字时钟；ＶＨＤＬ；设计 中囱分类号：ＴＮＴ０２ 文献标识码：Ａ 文章编号：１６７４—６２３６（２０１１）１３－＾０ｌｏ３Ｏ－ｏ３ Ｄｅｓｉｇｎ ｏｆ ｄｉｇｉｔａｌ ｃｌｏｃｋ ｂａｓｅｄ Ｏｉｌ ＶＨＤＬ ｌａｎｇｕａｇｅ ＬＩ Ｘｉａｏ—ｒａｉｎ，ＴＩＡＮ Ｘｉ－ｙａｎ （Ｓｃｈｏｏｌ ｏｆＴｅｃｈｎｉｑｕｅ ａｎｄ Ｅｌｅｃｔｒｉｃｉｔｙ，ｔｔｅｎａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆＳｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｘｉｎｘｉａｎｇ ４５３００３，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ａｒｔｉｃｌｅ ｉｎｔｒｏｄｕｃｅｓ ｔｈｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｔｈｅ ＶＨＤＬ ｌａｎｇｕａｇｅ，ａｎｄ ｓｈｏｗｓ ｔｈｅ ａｄｖａｎｃｅｄ ＥＤＡ ｔｅｃｈｎｏｌｏｇｙ．Ｉｎ ｈｉｔｓ ｐａｐｅｒ，ｔｈｅ ｔｏｐ－ｄｏｗｎ ｈｉｅｒａｒｃｈｉｃａｌ ｄｅｓｉｇｎ ｍｅｔｈｏｄ ｔｏ ｄｅｓｉｎ ａ ｄｉｇｉｇｔａｌ ｃｌｏｃｋ ｓ￣ｔｅｍ ｉｓ ａｄｏｐｔｅｄ，ａｎｄ ｔｈｅ ｓｙｓｔｅｍ ｉｓ ｃｏｍｐｉｌｅｄ ｎｄ ａｓｉｍｕ￣ｄ ｕｎｄｅｒ Ｑｕａｒｔｕｓ ＩＩ．Ｉｔ ｓｈｏｗｓ ｈｔａｔ ｈｅｔ ｓｙｓｔｅｍ ｈａｓ ｔｈｅ￣ａｔｕｍ ａｓ ａ ｄｉｇｉｔａｌ ｃｌｏｃｋ．ｔＩ ｃｏｉｌ￣ｎｎｓ ｈａｔｔ ｔｈｉｓ ｄｅｓｉｎ ｇｍｅｈｏｄ ｔｉｓ ｐｒａｃｔｉｃａｌ ａｎｄ ｆｅａｓｉｂｌｅ，ａｎｄ ｉｔ ａｌｓｏ ｓｈｏｗｓ ｔｈｅ ｌｌｅＷ ｔｒｅｎｄｓ ｏｆ“ｈａｒｄｗａｒｅ ｄｅｓｉｇｎ ｔｏ ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ”． Ｋｅｙ ｗｏｒｄｓ：ＥＤＡ ｔｅｃｈｎｉｑｕｅ；ｄｉｉｔｇａｌ ｃｌｏｃｋ；ＶＨＤＬ；ｄｅｓｉｇｎ 硬件描述语言ＶＨＤＬ是ＥＤＡ技术的重要组成部分，也 是电子设计主流硬件的描述语言之一，它具有很强的电路描 ①２４进制计数器；②６ｏ进制计数器；③分频器；④选择 显示数据模块：其功能为将输入的六路信号（时十位、时个 位、分十位、分个位、秒十位、秒个位）轮流选中送给七段显 述能力和建模能力，极好地反映了ＥＤＡ设计的“自顶向下” 的原则。而ＥＤＡ技术作为硬件设计领域的先进技术已经在 发展的过程中充分地显现出其优越性。利用ＥＤＡ技术进行 电子系统设计的最后目标，是完成专用集成电路ＡＳＩＣ的设 计和实现【Ｉ】。与传统的设计方法相比，ＥＤＡ技术可以用ＶＨＤＬ 语言对系统进行抽象的行为与功能描述，对设计的各个阶段 进行模拟验证．同时由于ＶＨＤＬ具有与具体电路无关的特 性，使得设计者大大节省了时间，提高了效率国。 示译码器．即在一个时间单元内只显示一路信号的值；⑤动 态扫描控制模块：其功能为控制数码管电路的亮灭，即完成 对６个数码管的扫描控制功能翻：⑥七段显示译码器：完成 ＢＣＤ码向７段显示码的转换；⑦模六计数器：用来控制数码 管的片选信号，同时作为选择显示数据模块的地址产生器。 １．２系统的模块框图 如图１所示。采用自顶向下的设计方法圈，通过对功能框 图的分析，将系统分模块来进行设计，然后再通过例化语句完 成各模块间的衔接，最终实现了顶层描述，完成系统预定功能。 １．３系统的工作流程描述 １数字时钟的设计方案及框图 １．１设计方案 系统要完成的主要功能有： １）数字时钟按２４ ｈ制设计，由６只数码管显示小时、分 钟、秒； 如图１。时钟系统具有一个使能端ｅｎ、一个异步清零端 ｃｌｒ以及时钟脉冲输入端ｅｌｋ。由６个计数器分别完成小时、分 钟、秒的计时，并分别通过数据选择器的６个输入端送入选 ２）小时单元和分钟单元具有复位功能，当按下对应按键 择器。数据选择器的使能端由一个模为六的计数器控制，轮 流选中数据选择器的６个输入端，这样，６个输入端口的数据 时，小时单元和分钟单元复位为Ｏ０； ３）动态扫描功能，扫描输出轮流点亮各个数码管，可用 来检测数码管的好坏； 由功能要求可将系统分模块实现ｔ３１。将系统分为７个模 在数据选择器的输出端口就得到了串行轮流的输出。此输出 作为七段显示译码器的字符输入端，经译码后在数码管显示 电路上显示出对应字形。数码管显示电路上的６个数码管同 样采用轮流点亮的方式。由于循环的速度非常快，所以肉眼 看起来仍然是同时显示的感觉。 块来实现。这７个模块分别为： 收稿日期：２０ｌ１—０５—１８ 稿件编号：２０１ １０５０７６ 基金项目：２０１０年度河南省科技计划项目（１０２１０２２１０１９０） 作者简介：李￥￣－研究方向：信号及信息处理。 （１９８４－－），女，河南新乡人，硕士研究生，助教。 ３０－ 李晓敏。等基于ＶＨＤＬ语言的数字时钟设计 ｂｅｇｉｎ ｉｆ ｆｅｎ： １ ）ｔｈｅｎ 一七 段 显 不 —Ｊ 一Ｉ ｍ６ ｉｆ（ｃｌ ）ｔｈｅｎ 一ｌ －Ｉ ｍ５ 一ｔｅｎ＜＝”００００”； ｏｎｅ＜＝”ｏｏｏｏ”； 一译 ｅ１１ —Ｉ 使 能 码 器 一ｌ ｍ４ Ｉ 一一一 －ｍ３ Ｉ ｅｌｓｉｆ（ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝ １ ）ｔｈｅｎ ｉｆ（ｏｎｅ＝３）ｔｈｅｎ ｏｎｅ＜＝”ｏ００ｏ”； 一—一 Ｉ ｍ２ Ｉ 一ｃｌ ｒ －清 蓉 －－Ｉ ｍｌ ｉｆ（ｔｅｎ＝２）ｔｈｅｎ 译 码 器 ４） ｃｌｋ ｔｅｎ＜＝”０ｏｏｏ”； ｅｌｓｅ ｔｅｎ＜＝ｔｅｎ＋ｌ； 模六计数 图Ｉ数字钟模块框图 Ｆｉｇ．１ Ｂｌｏｃｋ ｄｉａｇｒａｍ ｏｆ ｄｉ舀ｔａｌ ｃｌｏｃｋ ｍｏｄｅｌ ｅｎｄ ｉｆ； ｅｌｓｅ ｏｎｅ＜＝ｏｎｅ＋ｌ； ｅｎｄ ｉｆ： ２各模块的设计实现 ２．１ ２４进制计数器和６Ｏ进制计数器的实现 ｅｎｄｉｆ； ｅｌｓｅ ｏｎｅ＜＝”００００”；ｔｅｎ＜＝”ｏ０ｏｏ”； ｅｎｄ ｉｆ； ｅｎｄ ｐｒｏｃｅｓｓ； ｅｎｄ ａｒｔ； ２４进制计数器的功能为完成计时电路中小时单元的计 时功能［５１，并且具有异步清零端ｃｌｒ（低电平有效）、使能端ｅｎ （高电平有效）；当数字钟处于正常计时状态时，完成小时计 时，并且受分计时模块（６０进制）进位输出信号的控制。程序 描述如下： ｌｉｂｒａｒｙ ｉｅｅｅ：一２４进制计数器ＶＨＤＬ语言描述 ｕｓｅ ｉｅｅｅ．ｓｔｄｌｏｇｉｃｊ １６４．ａｌｌ； ＿程序的仿真波形如图２所示，ｅｎ为使能端，ｃｏ为计满标 志位输出。 ６Ｏ进制计数器功能为完成计时电路中分单元和秒单元 的计时功能，具有异步清零端ｃｌｒ（低电平有效）、使能端ｅｎ ｕｓｅ ｉｅｅｅ．ｓｔｄｌｏｇｉｃｕｎｓｉｇｎｅｄ．ａｌｌ； ＿＿（高电平有效）以及进位信号ＣＯ；其程序描述与２４进制计数 ｅｎｔｉｔｙ ｃｎｔ２４ ｉｓ 器类似，其仿真波形如图３。 ２．２分频器的实现 ｐｏｒｔ（ｃｌｋ，ｃｌｒ，ｅｌｌ：ｉｎ ｓｔｄ＿ｌｏｇｉｃ； ＣＯ：ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ； ｔｅｎ：ｂｕｆｆｅｒ ｓｔｄｌｏｇｉｃｖｅｃｔｏｒ（３ ｄｏｗｎｔｏ ０）； ＿分频器的功能为将输入的１ ０００ Ｈｚ的脉冲信号转换为 —１ Ｈｚ的信号送给计时电路［６１。作为电路的基准脉冲信号，采用 ＶＨＤＬ语言进行描述，并利用软件仿真。其程序描述如下： ｌｉｂｒａｒｙ ｉｅｅｅ：一一分频器ＶＨＤＬ语言描述 ｕｓｅ ｉｅｅｅ．ｓｔｄｌｏｇｉｃ１ １６４．ａｌｌ； ＿一ｏｎｅ：ｂｕｆｆｅｒ ｓｔｄｌｏｇｉｃｖｅｃｔｏｒ（３ ｄｏｗｎｔｏ ０））； ＿＿ｅｎｄ ｃｎｔ２４； ａｒｃｈｉｔｅｃｔｕｒｅ ａｒｔ ｏｆ ｃｎｔ２４ ｉＳ ｂｅｇｉｎ ｅｎｔｉｔｙ ｆｅｎｐｉｎ ｉｓ ｐｏｒｔ（ｃｌｋ：ｉｎ ｓｔｄ ｌｏｇｌｅ； ｑ：ｏｕｔ ｓｔｄｌｏｇｉｃ）； ＿ＣＯ＜－－ １ ｗｈｅｎ（ｔｅｎ＝”Ｏ０１０”ａｎｄ ｏｎｅ＝”ｏ０１１”）ｅｌｓｅ ； ｅｎｄｆｅｎｐｉｎ； ｐｒｏｃｅｓｓ（ｃｌｋ，ｃｌｒ） 图２ ２４进制计数器仿真波形 Ｆｉｇ．２ Ｔｈｅ ２４ ｂｉｎａｒｙ ｃｏｕｎｔｅｒ ｓｉｍｕｌａｔｉｏｎ 一３１— 《电子设计工程）２ｏｌ１年第１３期 图３ ６Ｏ进制计数器仿真波形 Ｆｉｇ．３ Ｔｈｅ ６０ ｂｉｎａｒｙ ｃｏｕｎｔｅｒ ｓｉｍｕｌａｔｉｏｎ ａｒｃｈｉｔｅｃｔｕｒｅ ａｒｃ ｏｆ ｆｅｎｐｉｎ ｉｓ ｂｅｇｉｎ ｔｅｎ６０＝＞ｇ，ｃｏ６０＝＞ｂ）；一６０进制计数器倒化 ｕ３：ｃｎｔ６０ ｐｏｒｔ ｍａｐ（ｃｌｒ＝＞ｃｌｒｃ，ｃｌｋ：＞ｈ，ｅｎ＝＞ｅｎｃ，ｏｎｅ６０＝＞ｉ， ｐｒｏｃｅｓｓ（ｃｌｋ） ｖａｒｉａｂｌｅ ｃｎｔ：ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ９９９； ｂｅｇｉｎ ｉｆ ｃｌｋ’ｅｖｅｎｔ ａｎｄ ｃｌｋ＝’１’ｔｈｅｎ ｉｆ ｃｎｔ＜９９９ ｔｈｅｌｌ ｃｎｔ：＝ｃｎｔ＋ｌ； ｔｅｎ６０＝＞ｊ，ｅｏ６０＝＞ｅ）； ｕ４：ｍｕｘ２４４ ｐｏｒｔ ｍａｐ（ｏｎｅｓ＝￣ｃ，ｔｅｎｓ＝＞ｄ，ｏｎｅｍ＝＞ｆ，ｔｅｎｍ＝＞ｇ， ＿ｏｎｅｈ＝＞ｉ，ｔｅｎｈ＝＞ｊ，ｓｅｌ＝＞ｋ，ｂｃｄ＝＞１）；—－选择显示数据模块例化 ｕ５：ｓｅｇ７ ｐｏｒｔ ｍａｐ（ｂｃｄ＝＞ｌ。ｓｅｇｏｕｔ＝＞ｓｈｉｚｈｏｎｇｏｕｔ）；～七段显示 译码器例化 ｕ６：ｓｃａｎ ｐｏｒｔ ｍａｐ（ｓｅｌ＝＞ｋ．ｓｅｇ６ ｃｏｍ＝＞ｂｃｄ＿ｃｏｎｔｒｏ１）；一一动态扫 描控制模块倒化 ｑ＜＝’０’； ｅｌｓｅ ｃｎｔ：＝０： ｑ＜＝’１’； ｕ７：ｓｅｌ ｐｏｒｔ ｍａｐ（ｃｌｋ＝＞ｃｌｋｃ，ｓｅｌ＝＞ｋ）；一译码器例化 ｕ８：ｆｅｎｐｉｎ ｐｏｒｔ ｍａｐ（ｃｌｋ＝＞ｃｌｋｃ，ｑ＝＞ｈ）；～一分频器例化 ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｅｎｄ ｐｍｃｅ￣； 以５ Ｓ时刻为例。扫描控制输出轮流点亮各个ＬＥＤ数码 管：（１ｌ１１Ｏ一１】ｌ１０１—１ｌ１１１ｌ一１１１０１１－１１０１１１—１１１１ｌ１—１０１ｌｌ１— ０１１１１１—１１１１０～～～） ｅｎｄ ａｒｃ； 仿真结果如图４所示。 七段显示译码器输出为Ｏ（Ｏ１１１１１１），５（１１０１１０１），系统 仿真波形如图５所示。 系统的仿真结果证明，此设计能够完成既定功能，设计 过程是正确的。 ３结束语 图４分频器仿真波形 Ｆｉｇ．４ Ｔｈｅ ｄｉｖｉｄｅｒ ｃｏｕｎｔｅｒ ｓｉｍｕｌａｔｉｏｎ 本文通过电子时钟的设计表明了ＶＨＤＬ设计的一般流 ２．３顶层电路设计 程及其显著特点，把其下载到开发板上与其他外围电路一起 构成了数字钟的硬件系统。并进行设计测试。得到了良好的 效果。同时表明了ＥＤＡ技术“硬件设计软件化”的特点，在 设计过程中不涉及具体硬件电路。这也是电子品设计的大 趋势。 各个模块建立起来后，通过仿真无误，采用例化语句完 成各个模块间的衔接。最终完成顶层电路的设计。例化语句 的具体描述为： ｕｌ：ｃｎｔ２４ ｐｏｒｔ ｍａｐ（ｃｌｒ＝＞ｃｌｒｃ，ｃｌｋ＝＞ｂ，ｅｎ＝＞ｅｎｃ，ｏｎｅ＝＞ｃ，ｔｅｎ＝＞ ｄ）：一２４进制计数器例化 参考文献： ｕ２：ｃｎｔ６０ ｐｏｒｔ ｍａｐ（ｃｌｒ＝＞ｃｌｒｃ，ｃｌｋ＝＞ｅ，ｅｎ＝＞ｅｎｃ，ｏｎｅ６０＝＞ｆ， 【１】潘松，黄继业．ＥＤＡ技术实用教程（３）【Ｍ】．北京：科学出版 图５系统级仿真波形 Ｆｉｇ．５ Ｔｈｅ ｓｙｓｔｅｍ ｓｉｍｕｌａｔｉｏｎ （下转第３５页） －３２－ ｔ■■■■●■ ｐｐｐｐｐｐ ｐ 钱丹，等ＩＮＴ８ ｐ＝Ｍａｌｌｏｃ（２５５） １ｆ（ｐ 一 ＼０ ） ｛ ｗｈｉ王ｅ（１） ｐ＋ ｐ＋ ｐ＋ ｐ＋ ｐ＋ 口＋ 基于Ｃ＇Ｃｏｒｅ的动态内存分配方案与实现 Ｉ ＝＾＾＾） ＋＋＋＋＋＋＋ 摇 ，． 叫 时 示情况，成功动态分配了２５５个字节的内存单元。实验证明 此方案可在不受操作系统影响情况下动态分配一定大小的 Ｃ＇Ｃｏｒｅ系列芯片内存，在Ｃ＇Ｃｏｒｅ系列芯片的开发过程中．此 ０ｘ０ ０ｘｌ ０】【２ ０ｘ３ ０ｘ４ ０ｘ５ ｎ．，Ｃ 方案可有效管理芯片中有限的内存资源，此外该方案在５１ 单片机上也成功实现了动态分配内存的功能。相比较一些 操作系统中自带的基于链表数据结构的动态内存分配函 图７内存分配检验图 数，本方案可避免出现内存碎片等情况．具有较高的稳定性 和可靠性。 参考文献： Ｆｉｇ．７ Ｔｅｓｔ ｄｉａｇｒａｍ ｏｆ ｍｅｍｏ￣ａｌｌｏｃａｔｉｏｎ 置为ｌ，表示２５５个字节块已经被分配。对（ｐ＋０）～（ｐ＋９）对应 单元分别赋值０～９，在图８中查看结果，显示正确。对（ｐ＋２５１） 一【ｌ】王宜怀，刘晓升．嵌入式应用基础基础教程【Ｍ】．北京：清华 大学出版社．２００５． （ｐ＋２５４）对应单元即ｍｅｈ［２５１］－ｍｅｈ［２５４］分别赋值０ＸＦ８￣ ７） ８） ９） ２５ ２５ ＯＸＦＢ，在图４中查看结果。显示正确。 【２】王宜怀，朱巧明，郑茳．Ｃ Ｃｏｒｅ与Ｍ Ｃｏｒｅ的嵌入式系统 【Ｍ】．北京：清华大学出版社．２００６． 【３】苏州国芯科技有限公司．ＣＣＭ３ｌ１８ＤＱ Ａｄｖａｎｃｅ Ｉｎｆｏｒｍａｔｉｏｎ ２５ ２５ 【ＭＪ．１版．苏州：【Ｓ．ｎ．】，２００３． ［４１马鸣锦，蒋烈辉，杜威．基于Ｍ・ＣＯＲＥ微控制器的嵌入式 图８内存分配临界部分示意图 系统【Ｍ】．北京：国防工业出版社，２００３． ［５】Ｈａｎｋｅｒｓｏｎ Ｄ，Ｍｅｎｅｚｅｓ Ａ，Ｖａｎｓｔｏｎｅ Ｓ．椭圆曲线密码学导 论【Ｍ１．张焕国，等译．北京：电子工业出版社，２００５． Ｆｉｇ．８ Ｄｉａｇｒａｍ ｏｆ ｃｒｉｔｉｃａｌ ｐａｒｔ ｏｆ ｔｈｅ ｍｃｍｏ￣ａｌｌｏｃａｔｉｏｎ ３结 论 笔者较为详细地阐述了基于Ｃ＇Ｃｏｒｅ的动态内存分配方 【６】Ｍｅｔｒｏｗｅｒｋｓ．Ｃｏｄｅｗａｒｒｉｏｒ ＩＤＥ ｕｓｅｒ ｇｕｉｄｅ【ＥＢ／ＯＬ］．（２Ｏ０ｏ） 【２０１０－１１—２０１．ｈｔｔｐ：／／ｒｅａｄ．ｐｕｄｎ．ｃｏｒｎ／ｄｏｗｎｌｏａｄｓｌ４／ｅｂｏｏｋ／ ５５４６０／ＡＤＳＣｏｄｅＷａｒｒｉｏｒｌＤＥＧｕｉｄｅ．ｐｄｆ． ＿案，结合程序在苏州国芯公司的ＣＳ３２ＸＤＶ１０开发板上的演 （上接第３２页） 社．２ＯＯ６． ［４］徐大诏．基于ＦＰＧＡ实现的数字钟设计【Ｊ］．信息技术，２００９ （１２）：１０２—１０４． 【２］艾明晶，金惠华．ＥＤＡ教学实验设计实例——电子秒表电 路的设计［Ｊ］．仪器仪表学报，２０１１，２２（４）：１４１—１４２． ＡＩ Ｍｉｎｇ－ｊｉｎｇ，ＪＩＮ Ｈｕｉ－ｈｕａ．Ａ ｄｅｓｉｇｎ ｅｘａｍｐｌｅ ｏｆ ＥＤＡ Ｔｅａｃｈｉｎｇ Ｅｘｐｅｒｉｍｅｎｔ－ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｅｌｅｃｔｒｏｎｉｃ ｓｔｏｐ－ｗａｔｃｈ ＸＵ Ｄａ・ｚｈａｏ．Ｄｉｇｉｔａｌ ｃｌｏｃｋ ｄｅｓｉｎ ｇｂａｓｅｄ ｏｎ ＦＰＧＡ ［Ｊ］．Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ，２００９（１２）：１０２—１０４． ［５】包本刚，朱湘萍．基于ＥＤＡ技术的多功能数字时钟的ＡＳＩＣ 设计［Ｊ】．微计算机信息，２００８，２４（１２１２）：２１２—２１４． ＢＡＯ Ｂｅｎ－ｇａｎｇ，ＺＨＵ Ｘｉａｎｇ－ｐｉｎｇ．ＡＳＩＣ ｄｅｓｉｇｎ ｏｆ ｍｕｈｉｆｕｎｃｔｉｏｎａｌ ｃｉｒｃｕｉｔ ｆＪ】．Ｃｈｉｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ｓｃｉｅｎｔｉｉｆｃ Ｉｎｓｔｒｕｍｅｎｔ，２０１１，２２ （４）：１４１－１４２． 【３】徐晓玲，田亚菲，崔伟．基于ＥＤＡ仿真技术的电子时钟系 ｄｉｇｉｔａｌ ｃｌｏｃｋ ｂａｓｅｄ ｏｎ ＥＤＡ ｔｅｃｈｎｏｌｏｙ［ｇＪ］．Ｍｉｃｒｏｃｏｍｐｕｔｅｒ Ｉｎｆｏｒｍａｔｉｏｎ ２００８。２４（１２／２）：２１２—２１４． 统设计【Ｊ】．微计算机信息，２０１０，２６（２）：１３９－１４０． ＸＵ Ｘｉａｏ ｌｉｎｇ，ＴＩＡＮ Ｙａ－ｆｅｉ，ＣＵＩ Ｗｅｉ．Ｅｌｅｃｔｒｏｎｉｃ ｃｌｏｃｋ ｓｙｓｔｅｍ ｄｅｓｉｎ ｂａｓｅｄ ｏｎ ＥＤＡ ｓｉｍｕｌａｔｇｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ．Ｍｉｃｒｏｃｏｍｐｕｔｅｒ ［６】康华光．电子技术基础：数字部分（３）【Ｍ】．５版．北京：高等教 育出版社．２００６． Ｉｎｆｏｒｍａｔｉｏｎ，２０１０，２６（２）：１３９－１４０．
