FPGA 考题

一选择题 (答案不一定准确)

1. 一个项目的输入输出端口是定义在 A 。

A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2. 描述项目具有逻辑功能的是 B 。

A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字ARCHITECTURE定义的是 A 。 A. 结构体 B. 进程 C. 实体 D. 配置 4. VHDL语言中变量定义的位置是 D 。 A.实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 5. VHDL语言中信号定义的位置是 D 。 A.实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 6. 变量是局部量可以写在 B 。

A. 实体中 B. 进程中 C. 线粒体 D. 种子体中 7. 变量和信号的描述正确的是 A 。 A.变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是<= D. 二者没有区别 8. 变量和信号的描述正确的是 A 。 A.变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别 9. 下面数据中属于实数的是 A 。 A. 4.2 B. 3 C. ‘1’ D. “11011” 10. 下面数据中属于位矢量的是 D 。 A. 4.2 B. 3 C. ‘1’ D. “11011”

11. 可以不必声明而直接引用的数据类型是 C 。 A.STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的

12. STD_LOGIG_11中定义的高阻是字符 D 。 A. X B. x C. z D. Z

13. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不确定 14. 正确给变量X赋值的语句是 B 。 A.X<=A+B; B. X:=A+b;

C. X=A+B; D. 前面的都不正确

15. 可编程逻辑器件的英文简称是 D 。(Programmable Logic Device) A. FPGA B. PLA C. PAL D. PLD 可编程逻辑阵列（PLA） 可编程阵列逻辑（PAL）

16. 现场可编程门阵列的英文简称是 A 。 A. FPGA B. PLA C. PAL D. PLD

17. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是 A 。

A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。 18. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。

A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。 19. 在EDA中，IP的中文含义是 D 。 A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核

20. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A.if clk’event and clk = ‘1’ then B.if falling_edge(clk) then

C.if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then

21. 下列语句中，不属于并行语句的是： B 。 A.进程语句 B.CASE语句 C.元件例化语句 D.WHEN…ELSE…语句

22. 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与 B 作用。 A. IF B. THEN C. AND D. OR

23. 下列关于信号的说法不正确的是 C 。 A . 信号相当于器件内部的一个数据暂存节点。

B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D. 信号在整个结构体内的任何地方都能适用。

24. 下面哪一个可以用作VHDL中的合法的实体名 D 。 A. OR B.VARIABLE C.SIGNAL D.OUT1 25. 下列关于变量的说法正确的是 A 。

A.变量是一个局部量,它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的,它需要有一个δ延时。

C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为：目标变量名<= 表达式。 26. 下列关于CASE语句的说法不正确的是 B 。

A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B.CASE语句中必须要有WHEN OTHERS=>NULL；语句。

C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。 D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。 27. 在VHDL中,可以用语句 D 表示检测clock下降沿。 A.clock’ event B. clock’ event and clock=’1’

C. clock=’0’ D. clock’ event and clock=’0’

28.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量， B 事先声明。

A. 必须 B. 不必 C. 其类型要 D.其属性要

29. 在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为 A 次。 A. 8 B. 7 C. 0 D.1

30. 在VHDL中，PROCESS本身是 C 语句。 A.顺序 B.顺序和并行 C.并行 D.任何 31. 在元件例化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。 A. = B. := C. <= D.=>

32.在VHDL中，含WAIT语句的进程PROCESS的括弧中 B 再加敏感信号，否则则是非法的。

A. 可以 B.不能 C. 必须 D. 有时可以

33. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL Design File “mux21” must contain an entity of the same name 其错误原因是 C 。

A.错将设计文件的后缀写成.tdf 而非.vhd 。

B.错将设计文件存入了根目录，并将其设定成工程 C.设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

34. 以下对于进程PROCESS的说法，正确的是： C A.进程之间可以通过变量进行通信 B.进程内部由一组并行语句来描述进程功能 C.进程语句本身是并行语句

D.一个进程可以同时描述多个时钟信号的同步时序逻辑 35. 进程中的信号赋值语句，其信号更新是 C 。 A.按顺序完成； B.比变量更快完成； C.在进程的最后完成； D.以上都不对。

36。VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B 。

A．器件外部特性； B．器件的内部功能；

C．器件的综合约束； D.器件外部特性与内部功能。

37. 在VHDL中 D 不能将信息带出对它定义的当前设计单元。 A. 信号 B. 常量 C. 数据 D. 变量

38.在VHDL中，为定义的信号赋初值，应该使用__D___ 符号。 A. =： B. = C. := D. <= 二编程题

1. 设计24进制计数器

LIBRARY ieee;

USE ieee.std_logic_11.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY count_24 IS

PORT(clk,cr:IN std_logic;

q:OUT std_logic_vector(5 downto 0)); END;

ARCHITECTURE m1 OF count_24 IS signal qh:std_logic_vector(5 downto 4); signal ql:std_logic_vector(3 downto 0); BEGIN

PROCESS(clk,cr) BEGIN

IF cr='1' THEN qh<=\"00\" ; ql<=\"0000\";

ELSIF clk'EVENT AND clk='1' THEN IF (qh=2 AND ql=3) THEN qh<=\"00\" ; ql<=\"0000\"; ELSIF ql=9 THEN qh<=qh+1; ql<=\"0000\"; ELSE ql<=ql+1; END IF; END IF; END PROCESS; q<=qh&ql; END;

2. 设计2的整数次幂分频器

LIBRARY ieee;

USE ieee.std_logic_11.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY div IS

PORT(clk:in std_logic;

div2,div4,div8,div16:out std_logic; q:out std_logic_vector(3 downto 0)); END; -- div2,div4,div8,div16,对应2分频，4分频，8分频，16分频 ARCHITECTURE m1 OF div IS

signal count:std_logic_vector(3 downto 0); BEGIN

PROCESS(clk) BEGIN

IF clk'EVENT AND clk='1' THEN

IF count=\"1111\" THEN count<=\"0000\"; ELSE count<=count+1; END IF; END IF;

END PROCESS;

div2<=count(0); div4<=count(1); div8<=count(2); div16<=count(3); q<=count; End;

3. 时钟100MHZ,当检测到start信号有效时，输出信号o_out先延时1us，再输出宽度为

10us的脉冲信号。在这11us的时间内，不再检测start信号。11us后重新检测。start信号持续保持高电平50个时钟周期为有效

4. 设计延时电路，实现如下功能。

4.完成如图所示数字钟电路

5.状态机 画出状态转换图（摩尔状态机 和米勒状态机） 1. S0 S1 S2 S3 X=0 S0 S0 S2 S3 X=1 S2 S3 S3 S1 0 1 1 0 2. ADC0809 课本上P4.1.1