计算机组成原理习题第三章

1.在多级存储体系中，cache的主要功能是 ，虚拟存储器的主要功能是 。

2.SRAM靠 存储信息，DRAM靠 存储信息。 存储器需要定时刷新。

3.动态半导体存储器的刷新一般有 、 和 。 4.一个512KB的存储器，其地址线和数据线的总和是 。

5.若RAM芯片里有1024个单元，用单译码方式，地址译码器有 条输出线；用双译码方式，地址译码器有 条输出线。 6.高速缓冲存储器中保存的信息是主存信息的 。

7.主存、快速缓冲存储器、通用寄存器、磁盘、磁带都可用来存储信息，按存取时间由快至慢排列，其顺序是 。

8. 、 和 组成三级存储系统，分级的目的是 。 9.动态半导体存储器的刷新一般有 和 两种方式，之所以刷新是因为 。

10.用1K×1位的存储芯片组成容量为K×8位的存储器，共需 片，若将这些芯片分装在几块板上，设每块板的容量为 4K× 8 位，则该存储器所需的地址码总位数是 ，其中 位用于选板， 位用于选片， 位用于存储芯片的片内地址。

11.最基本的数字磁记录方式 、 、 、 、 、和 六种。

12.缓存是设在 和 之间的一种存储器，其速度 匹配，其容量与 有关。

13.Cache是一种 存储器，用来解决CPU与主存之间 不匹配的问题。现代的Cache可分为 和 两级，并将 和 分开设置。

14.计算机系统中常用到的存储器有：（1）SRAM，（2）DRAM，（3）Flash，（4）EPROM，（5）硬盘存储器，(6)软盘存储器。其中非易失的存储器有 ：

具有在线能力的有 ；可以单字节修改的有 ：可以快速读出的存储器包括 。

15.反映存储器性能的三个指标是 、 、和 ，为了解决这三方面的矛盾，计算机采用 体系结构。

16.存储器的带宽是指 ，如果存储周期为TM，存储字长为n位则存储器带宽位 ，常用的单位是 或 。为了加大存储器的带宽可采用 、和 。

17.一个四路组相联的Cache共有块，主存共有8192块，每块32个字。则主存地址中的主存字块标记为 位，组地址为 位，字块内地址为 位。

18.在虚拟存储器系统中，CPU根据指令生成的地址是 ，经过转化后的地址是 。 二．选择题

1.在磁盘和磁带这两种磁介质存储器中，存取时间与存储单元的物理位置有关，按存储方式分 。

A．二者都是顺序存取 B．二者都是直接存取

C．磁盘是直接存取，磁带是顺序存取 D．磁带是直接存取，磁盘是顺序存取 2.存储器进行一次完整的读写操作所需的全部时间称为 。 A．存取时间 B．存取周期 C．CPU周期 D．机器周期

3.若存储周期250ns，每次读出16位，则该存储器的数据传送率为 。 A．4×106 B/s B．4MB/s C．8×106 B/s D．8MB/s 4.用户程序所放的主存空间属于 。

A．随机存取存储器 B．只读存储器 C．顺序存取存储器 D．直接存取存储器 5.以下哪种类型的存储器速度最快 。 A．DRAM B．ROM C．EPROM D．SRAM

6.下述说法中正确的是 。

A．半导体RAM信息可读可写，且断电后仍能保持记忆 B．动态RAM是易失性RAM，而静态RAM中的存储信息是不易失

C．半导体RAM是易失性RAM，但只要电源不断电所存信息是不丢失的 D．半导体RAM是非易失性的RAM

7.若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进制数12345678H的存储字节顺序按地址由小到大依次为 。 A．12345678 B．78563412 C．876321 D．34127856

8.在对破坏性读出的存储器进行读写操作时，为持续原存信息不变，必须辅以的操作是 。

A． 刷新 B．再生 C．写保护 D．主存校验

9．SRAM芯片，其容量为1024×8，除电源和接地端外，该芯片最少引出线数为 。

A．16 B．17 C．20 D．21 10.存储器容量为32K×16，则 。

A．地址线为16根，数据线为32根 B．地址线为32根，数据线为16根 C．地址线为15根，数据线为16根 D．地址线为16根，数据线为15根 11.某计算机字长为32位，存储器容量为4MB，按字编址，其寻址范围是0到 。

A．220-1 B．221-1 C．223-1 D．224-1 12.设机器字长为32位，一个容量为16MB的存储器，CPU按半字寻址，其可寻址的单元数是 。

A．224 B．223 C．222 D．221 13.下列说法正确的是 。

A．EPROM是可改写的，因而也是随机存储器的一种 B．EPROM是可改写的，但它不能用作为随机存储器用

C．EPROM只能改写一次，故不能作为随机存储器用

D．EPROM是只能改写一次的只读存储器 14.存储器采用部分译码法片选时 。

A．不需要地址译码器 B．不能充分利用存储器空间 C．会产生地址重叠 D．CPU的地址线全参与译码 15.双端口存储器发生读写冲突的情况是 。

A．左端口与右端口地址码不同 B．左端口与右端口地址码相同 C．左端口与右端口数据码相同 D．左端口与右端口数据码不同 16.如果一个存储单元被访问，则可能这个存储单元会很快的再次被访问，这称为 。

A．时间局部性 B．空间局部性 C．程序局部性 D．数据局部性 17.在主存和CPU之间增加高速缓冲存储器的目的是 。 A．解决CPU和主存之间的速度匹配问题 B．扩大主存容量

C．扩大CPU通用寄存器的数目 D．既扩大主存容量又扩大CPU中通用寄存器的数量

18.在程序的执行过程中，cache与主存的地址映射是由 。 A．操作系统来管理的 B．程序员调度的 C．由硬件自动完成的 D．由软硬件共同完成的

19.容量为块的cache采用组相连映射方式，字块大小为128个字，每4块为一组。若主存4096块，且以字编址，那么主存地址和主存标记的位数分别为 。

A．16，6 B．17，6 C．18，8 D．19，8 20.采用虚拟存储器的目的是 。

A．提高主存的速度 B．扩大辅存的存取空间 C．扩大主存的寻址空间 D．扩大存储器的寻址空间 21.下列关于虚拟存储器的论述中，正确的是 。 A．对应用程序员透明，对系统程序员不透明 B．对应用程序员不透明，对系统程序员透明

C．对应用程序员、系统程序员都不透明 D．对应用程序员、系统程序员都透明

22.在虚拟存储器中，辅存的编址方式是 。 A．按信息块编址 B．按字编址 C．按字节编址 D．按位编址

23.虚拟存储器中的页表有快表和慢表之分，下面关于页表的叙述中正确的是 。

A．快表与慢表 都存储在主存中，但快表比慢表容量小 B．快表采用了优化的搜索算法，因此查找速度快

C．快表比慢表的命中率高，因此快表可以得到更多的搜索结果 D．快表采用快速存储器件组成，按查找内容访问，因此比慢表查找速度快 24.存取周期是指 。 A．存储器的写入时间

B．存储器进行连续写操作允许的最短间隔时间 C．存储器进行连续读或写操作所允许的最短间隔时间

25.某计算机字长是16位，它的存储容量是1MB，按字编址它的寻址范围是 。

A．512K B．1M C．512KB

26.某一RAM芯片，其容量为512×8位，除电源和接地端外该芯片引出线的最少数目是 。

A．21 B．17 C．19

27.在磁盘和磁带两种磁表面存储器中，存取时间与存储单元的物理位置有关，按存储方式分， 。 A．两者都是串行存取

B．磁盘是部分串行存取，磁带是串行存取 C．磁带是部分串行存取，磁盘是串行存取 28. 磁盘存储器的等待时间通常是指 。 A．磁盘旋转一周所需的时间 B．磁盘旋转半周所需的时间

C．磁盘三分之二周所需的时间

29.相联存储器与传统的存储器的主要区别是前者又叫按 寻址的存储器 A．地址 B．内容 C．堆栈

30.一个四体并行低位交叉存储器，每个模块的容量是K×32位，存取周期为200ns，在下述说法中 是正确的。

A．在200ns内，存储器能向CPU提供256位二进制信息 B．在200ns内，存储器能向CPU提供128位二进制信息 C．在50ns内，每个模块能向CPU提供32位二进制信息 31.在程序的执行过程中，Cache与主存的地址映射是由 。 A．操作系统来管理的 B．程序员调度的 C．由硬件自动完成的 32.常用虚拟存储器寻址系统由 两级存储器组成。

A．主存—辅存 B．Cache—主存 C．Cache—辅存

33.设机器字长为位，存储容量为128MB，若按字编址，它的寻址范围是 。

A．16MB B．16M C．32M 34.在下列因素中，与Cache的命中率无关的是 。

A．Cache块的大小 B．Cache 的容量 C．主存的存取时间 35.若磁盘的转速提高一倍，则 。 A．平均等待时间和数据传送时间减半 B．平均定位时间不变 C．平均寻道时间减半

36.Cache的地址映像中，若主存中的任一块均可映射到Cache内的任一块的位置上，称作 。

A．直接映像 B．全相联映像 C．组相联映像

37.Cache的地址映像中 比较多的采用“按内容寻址”的相联存储器来实现。

A．直接映像 B．全相联映像 C．组相联映像 38.下列器件中存取速度最快的是 。

A．Cache B．主存 C．寄存器

三．问答题

1.DRAM存储器为什么要刷新？采用何种方式刷新？

2.存储器系统的层次结构可以解决什么问题？实现存储器层次结构的先决条件是什么？用什么来度量？

3.试比较主存、辅存、缓存、控存、虚存。

4.存储器的主要功能是什么？如何衡量存储器的性能？为什么要把存储系统分成若干不同的层次？主要有哪些层次。 5.什么是刷新？刷新有几种方式？简要说明之。 6.提高访存速度可采取哪些措施？简要说明之。 7.试比较Cache管理中各种地址映像的方法。

8.在Cache管理中，当新的主存块需要调入Cache时，有几种替换算法？各有何特点？哪种平均命中率高？ 四．设计题

1.某存储器容量为4KB，其中ROM 2KB,选用EPROM 2K×8;RAM 2KB,选用RAM 1K×8;地址线A15~A0。写出全部片选信息的逻辑式。

2.要求用128K×16的SRAM芯片组成512K×16的随机存储器，用K×16的EPROM的芯片组成128K×16的只读存储器。试问： （1）数据寄存器多少位？ （2）地址寄存器多少位？ （3）两种芯片各需多少片？

（4）若EPROM的地址从00000H开始，RAM的地址从60000H开始，写出各芯片的地址分配情况。

3.已知地址总线A15~A0，其中A0是最低位。用ROM芯片（4K×4）和RAM芯片（2K×8）组成一个半导体存储器，按字节编址。该存储器ROM区的容量为16KB，RAM的容量为10KB。

（1）组成该存储器需用多少块ROM芯片和RAM芯片？

（2）该存储器一共需要多少根地址总线？ROM芯片、RAM芯片各需连入哪几根地址线？

（3）需设置多少个片选信号，分别写出各片选信号的逻辑式。

4.CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns。求：cache—主存系统的命中率、平均访问时间和效率。

5.在虚拟地址和物理地址均为32位、页大小为4KB的某种体系结构中，假定存在如表3—1所示的地址映像关系，问：对应于下列虚拟地址的物理地址分别是什么？

（1）22433007H； （2）13385ABCH； （3）ABC011H。

表3-1地址映像

虚页号 ABCH 13385H 22433H 483H 实页号 97887H 99910H 00001H 1A8C2H 6.某机CPU可寻址的最大存储空间为KB，存储器按字节编址，CPU的数据总线宽度为8位，可提供一个控制器信号为RD。目前系统中使用的存储器容量为8KB，其中：4KB为ROM，拟采用容量为2K×8的ROM芯片，其地址范围为0000H~0FFFH。4KB为RAM，拟采用4K×2的RAM芯片，其地址范围为4000H~4FFFH。

（1）需RAM和ROM芯片各多少片？

（2）画出CPU与存储器之间的连接图（译码器自定）。

7.某机CPU 可输出数据线（D7~D0），地址线20条（A19~A0），控制线1条（WE）。目前使用的存储空间为48KB，其中：16KB 为ROM，拟用8K×8位的ROM芯片；32KB为RAM，拟用16K×4的RAM芯片。 （1） 需要两种芯片各多少片？

（2） 画出CPU与存储器之间的连线图（译码器自定）。 （3） 写出ROM和RAM的地址范围。

8.设CPU有16根地址线，8根数据线，并用MREQ做访存控制信号，用R/ W作为读写命令信号。自选各类存储芯片，画出CPU与存储芯片的连接图。要求： （1）上面的8KB是系统程序区，与其相邻的8KB是系统程序工作区，最小16KB为用户程序区。

（2）写出每片存储芯片的类型及地址范围（用十六进制表示）。

（3）用一个3—8译码器或其他门电路（门电路自定）。详细画出存储芯片的选片逻辑。

9.某半导体存储器容量9K×8，其中ROM区4K×8，可选EPROM芯片2K×8/片。RAM区5K×8，可选SRAM芯片2K×4/片，1K×4/片，地址总线A15~A0（低），数据总线D7~D0（低）。R/W控制读写。若有控制信号MREQ。要求： （1）设计并画出该存储器逻辑图。

（2）注明地址分配与片选逻辑式及片选信号极性。

10.假设主存容量为512K×16位cache容量为4096×16位，块长为4个16位的字，访存地址为字地址。

（1）在直接映射方式下，设计主存的地址格式。 （2）在全相联映射方式下，设计主存的地址格式。 （3）在二路组相连映射方式下，设计主存的地址格式。

（4）若主存容量为512K×32位，块长不变，在四路组相连映射方式下，设计主存的地址格式。

11.设 CPU共有16根地址线，8根数据线，并用MERO作为访存控制信号(倜电吓有效)，用WR作为读/写控制信号(商电平为读，低电平为写)。现有下列存储芯片：lK×4位RAM，4X×8位RAM，2K×8位 ROM以及74138译码器和各种门电胳，如图3—1所示。画出CPU 与存储芯片的连接图，要求：

（1）主存地址空间分配：8000H -87FFH,为系统程序区：8800H - 8BFFH为用户程序区。

（2）合理选用上述存储芯片，说明备选几片。 （3）详细画出存储芯片的片选逻辑。

图3—1 第11题芯片图

12.在32题给出的条件下，画出CPU与存储器芯片的链接图，要求：

（1）主存地址空间分配：最小2K地址空间为系统程序区；相邻2K地址空间为用户程序区。

（2）合理选用上述存储芯片，说明各远几片。 （3）详细画出存储芯片的片选逻铒。

13.设CPU共有16根地址线，8根数据线，并用MERO作为访存控控制信号(低电乎有效)，用WR作为读／写控制信号(高电平为读，低电平为写)。现有芯片及各种门电路(门电路自定)，如图4 15所示。画出CPU与存储器的连接图，要求： （1）存储芯片地址空间分配为O一2047为系统程序区；2048—819l为用户程序区。

图3—2 第13题芯片图

（2）指出选用的存储芯片类型及数量。 （3）详细画出片选逻辑。

14.在36题给出的条件下，画出CPU与存储芯片的连接图，要求：

（1）存储芯片地址空问分配为：0—8l91为系统程序区；8192—32767为用户程序区；

（2）指出选用的存储芯片类型及数量。 （3）详细画出片选逻辑。

15.设CPU共有16根地址线，8根数据线，并用MREQ作为访存控控制信号(低电乎有效)，用WR作为读／写控制信号(高电平为读，低电平为写)。现有芯片及各种门电路(门电路自定)，如图4.16所示。画出CPU与存储器的连接图，要求：

图3—3 第15题芯片图

（1）存储器芯片地址空间分配为：最小4K地址空间为系统程序区；相邻4K地址空间为系统程序工作区；与系统程序工作区相邻的是24K用户程序区。 （2）指出选用的存储器芯片类型及数量 （3）详细画出片选逻辑。

16.没某微机的寻址范围为K，接有8片8K的存储芯片，存储芯片的片选信号为CS，要求：

（1）画出选片译码逻辑电路(可选用741 38译码器)。 （2）写出每片RAM的二进制地址范围。

（3）如果运行时发现不论往哪片RAM存放8K数据，以4000H为起始地址的存储芯片都有与之相同的数据，分析故障原因。

（4）若出现译码中的地址线A13与CPU断线，并搭接到地电平上的故障，后果如何？

17.设某计算机采用直接映像Cache，已知主存容量为4MB，Cache容量4096B，字块长度为8个字（32位/字）

（1）画出反映主存与Cache映像关系的主存地址各字段分配框图，并说明每个字段的名称及位数。

（2）设Cache初态为空，若CPU依次从主存第0，1，·····，99号单元读出100个字(主存一次读出一个字)，并重复接此次序读10次，问缸中率为多少？ （3）如果Cache的存取时问是50ns，主存的存取时间是500 ns．根据(2)求出的命中率，求平均存取时间。 （4）计算cachr主存系统的救率。

18.在磁表面存储器中，设写入代码是11010011，试画出不归零制（NRZ），调相制（PM）和调频制（FM）的写电流波形，并指出哪些有自同步能力。 19.一个磁盘存储器共有6个盘片，每面有204条磁道，每条磁道有12个扇区，每个扇区有512B，磁盘机以7200rpm速度旋转，平均定位（寻道）时间为8ms。 （1）计算磁盘存储器的存储容量。 （2）计算该磁盘存储器的平均寻址时间。

20.一个Cache--主存系统，采用50 MHs的时钟，0存储器以每一个时钟周期(简称周期)传输一个字的速率，连续传输8个字．以支持块长为8个字的Cache，每字4个字节。假设读操作所花的时同是：1个周期接收地址，3个周期延迟，8个周期传输8个字；写操作所花的时间是：1个周期接受地址，2个周期延迟，8个周期传输8个字，3个周期恢复和写入纠错码。求出对下述几种情况的存储器最大带宽。

（1）全部访问为读操作。 （2）全部访问为写操作。

（3）65％的访问为读操作，35％的访问为写操作；

１ ．控制器有哪几种控制方式？ 各有何特点？

解：控制器的控制方式可以分为３ 种：同步控制方式、异步控制方式和联合控制方式。同步控制方式的各项操作都由统一的时序信号控制，在每个机器周期中产生统一数目的节拍电位和工作脉冲。这种控制方式设计简单，容易实现；但是对于许多简单指令来说会有较多的空闲时间，造成较大数量的时间浪费，从而影响了指令的执行速度。异步控制方式的各项操作不采用统一的时序信号控制，而根据指令或部件的具体情况决定，需要多少时间，就占用多少时间。异步控制方式没有时间上的浪费，因而提高了机器的效率，但是控制比较复杂。 联合控制方式是同步控制和异步控制相结合的方式。 ２ ．什么是三级时序系统？

解：三级时序系统是指机器周期、节拍和工作脉冲。计算机中每个指令周期划分为若干个机器周期，每个机器周期划分为若干个节拍，每个节拍中设置一个或几个工作脉冲。 ３ ．控制器有哪些基本功能？ 它可分为哪几类？ 分类的依据是什么？ 解：控制器的基本功能有：

（１） 从主存中取出一条指令，并指出下一条指令在主存中的位置。

（２） 对指令进行译码或测试，产生相应的操作控制信号，以便启动规定的动作。 （３） 指挥并控制CPU 、主存和输入输出设备之间的数据流动。

控制器可分为组合逻辑型、存储逻辑型、组合逻辑与存储逻辑结合型３ 类，分类的依据在于控制器的核心——— 微操作信号发生器（控制单元CU）的实现方法不同。 ４ ．处理器有哪些功能？ 它由哪些基本部件所组成？

解：从程序运行的角度来看，CPU 的基本功能就是对指令流和数据流在时间与空间上实施正确的控制。对于冯? 诺依曼结构的计算机而言，数据流是根据指令流的操作而形成的，也就是说数据流是由指令流来驱动的。

５ ．处理器中有哪几个主要寄存器？ 试说明它们的结构和功能。

解：CPU 中的寄存器是用来暂时保存运算和控制过程中的中间结果、最终结果及控制、状态信息的，它可分为通用寄存器和专用寄存器两大类。通用寄存器可用来存放原始数据和运算结果，有的还可以作为变址寄存器、计数器、地址指针等。专用寄存器是专门用来完成某一种特殊功能的寄存器，如程序计数器PC 、指令寄存器IR 、存储器地址寄存器MAR 、存储器数据寄存器MDR 、状态标志寄存器PSWR 等。

６ ．某机CPU 芯片的主振频率为８MHz ，其时钟周期是多少μs ？ 若已知每个机器周 期平均包含４ 个时钟周期，该机的平均指令执行速度为０ ．８MIPS ，试问： （１） 平均指令周期是多少μs ？

（２） 平均每个指令周期含有多少个机器周期？

（３） 若改用时钟周期为０ ．４μs 的CPU 芯片，则计算机的平均指令执行速度又是多少MIPS ？

（４） 若要得到４０ 万次／s 的指令执行速度，则应采用主振频率为多少MHz 的CPU芯片？

解：时钟周期＝ １ ÷ ８MHz ＝ ０ ．１２５μs

（１） 平均指令周期＝ １ ÷ ０ ．８MIPS ＝ １ ．２５μs （２） 机器周期＝ ０ ．１２５μs × ４ ＝ ０ ．５μs

平均每个指令周期的机器周期数＝ １ ．２５μs ÷ ０ ．５μs ÷ ４ ＝ ２ ．５ （３） 平均指令执行速度＝ １

０ ．４ × ４ × ２ ．５ ＝ ０ ．２５MIPS （４） 主振频率＝ ４MHz

７ ．以一条典型的单地址指令为例，简要说明下列部件在计算机的取指周期和执行周

期中的作用。

（１） 程序计数器PC ； （２） 指令寄存器IR ；

（３） 算术逻辑运算部件ALU ； （４） 存储器数据寄存器MDR ； （５） 存储器地址寄存器MAR 。 解：（１） 程序计数器PC ：存放指令地址； （２） 指令寄存器IR ：存放当前指令；

（３） 算术逻辑运算部件ALU ：进行算逻运算；

（４） 存储器数据寄存器MDR ：存放写入或读出的数据／指令；

（５） 存储器地址寄存器MAR ：存放写入或读出的数据／指令的地址。 以单地址指令“加１（INC A）”为例，该指令分为３ 个周期：取指周期、分析取数周期、 执行周期。３ 个周期完成的操作如表６唱２ 所示。 PC （PC） → MAR — — IR 指令→ MDR → IR — —

ALU （PC） ＋ １ — （A） ＋ １ MAR 指令地址→ MAR A → MAR — MDR 指令→ MDR （A） → MDR （A） ＋ １ → MDR

８ ．什么是指令周期？ 什么是CPU 周期？ 它们之间有什么关系？

解：指令周期是指取指令、分析取数到执行指令所需的全部时间。CPU 周期（机器周期）是完成一个基本操作的时间。一个指令周期划分为若干个CPU 周期。

９ ．指令和数据都存放在主存，如何识别从主存储器中取出的是指令还是数据？ 解：指令和数据都存放在主存，它们都以二进制代码形式出现，区分的方法为：

（１） 取指令或数据时所处的机器周期不同：取指周期取出的是指令；分析取数或执行周期取出的是数据。

（２） 取指令或数据时地址的来源不同：指令地址来源于程序计数器；数据地址来源于地址形成部件。

１０ ．CPU 中指令寄存器是否可以不要？ 指令译码器是否能直接对存储器数据寄存器MDR 中的信息译码？ 为什么？ 请以无条件转移指令JMP A 为例说明。

解：指令寄存器不可以不要。指令译码器不能直接对MDR 中的信息译码，因为在

取指周期MDR 的内容是指令，而在取数周期MDR 的内容是操作数。以JMP A 指令为 例，假设指令占两个字，第一个字为操作码，第二个字为转移地址，它们从主存中取出时都 需要经过MDR ，其中只有第一个字需要送至指令寄存器，并且进行指令的译码，而第二 个字不需要送指令寄存器。

１１ ．设一地址指令格式如下： ＠ OP A

现在有４ 条一地址指令：LOAD（取数） 、ISZ（加“１”为零跳） 、DSZ（减“１”为零跳） 、STORE（存数） ，在一台单总线单累加器结构的机器上运行，试排出这４ 条指令的微操作序列。要求：当排ISZ 和DSZ 指令时不要破坏累加寄存器Acc 原来的内容。 解：（１） LOAD（取数）指令

PC → MAR ，READ ；取指令 MM → MDR

MDR → IR ，PC ＋ １ → PC

A → MAR ，READ ；取数据送Acc MM → MDR

MDR → Acc

（２） ISZ（加“１”为零跳）指令 取指令微操作略。

A → MAR ，READ ；取数据送Acc MM → MDR MDR → Acc

Acc＋ １ → Acc ；加１

If Z ＝ １ then PC ＋ １ → PC ；结果为０ ，PC ＋ １ Acc → MDR ，WRITE ；保存结果 MDR → MM

Acc － １ → Acc ；恢复Acc

（３） DSZ（减“１”为零跳）指令 取指令微操作略。

A → MAR ，READ ；取数据送Acc MM → MDR MDR → Acc

Acc － １ → Acc ；减１

If Z ＝ １ then PC ＋ １ → PC ；结果为０ ，PC ＋ １ Acc → MDR ，WRITE ；保存结果 MDR → MM

Acc＋ １ → Acc ；恢复Acc （４） STORE（存数）指令： 取指令微操作略。

A → MAR ；Acc 中的数据写 入主存单元

Acc → MDR ，WRITE MDR → MM

１２ ．某计算机的CPU 内部结构如图６唱２２ 所示。两 组总线之间的所有数据传送通过ALU 。ALU 还具有 完成以下功能的能力：F ＝ A ； F ＝ BF ＝ A ＋ １ ； F ＝ B ＋ １F ＝ A － １ ； F ＝ B － １

写出转子指令（JSR）的取指和执行周期的微操作序列。JSR 指令占两个字，第一个字是操作码，第二个字是子程序的入口地址。返回地址保存在存储器堆栈中，堆栈指示器始终指向栈顶。

解： ① PC → B ，F ＝ B ，F → MAR ，Read ；取指令的第一个字 ② PC → B ，F ＝ B ＋ １ ，F → PC ③ MDR → B ，F ＝ B ，F → IR

④ PC → B ，F ＝ B ，F → MAR ，Read ；取指令的第二个字 ⑤ PC → B ，F ＝ B ＋ １ ，F → PC ⑥ MDR → B ，F ＝ B ，F → Y

⑦ SP → B ，F ＝ B － １ ，F → SP ，F → MAR ；修改栈指针，返回地址压入堆栈 ⑧ PC → B ，F ＝ B ，F → MDR ，Write

⑨ Y → A ，F ＝ A ，F → PC ；子程序的首地址→ PC ⑩ End

１３ ．某机主要部件如图６唱２３ 所示。

（１） 请补充各部件间的主要连接线，并注明数据流动方向。 （２） 拟出指令ADD （R１ ） ，（R２ ） ＋ 的执行流程（含取指过程与确定后继指令地址） 。该指令的含义是进行加法操作，源操作数地址和目的操作数地址分别在寄存器R１ 和R２

中，目的操作数寻址方式为自增型寄存器间址。 解：（１） 将各部件间的主要连接线补充完后如图６唱２４ 所示。 （２） 指令ADD （R１ ） ，（R２ ） ＋ 的含义为 （（R１ ）） ＋ （（R２ ）） → （R２ ） （R２ ） ＋ １ → R２ 指令的执行流程如下：

① （PC） → MAR ；取指令 ② Read

③ M（MAR） → MDR → IR ④ （PC） ＋ １ → PC

⑤ （R１ ） → MAR ；取被加数 ⑥ Read

⑦ M（MAR） → MDR → C ⑧ （R２ ） → MAR ；取加数 ⑨ Read

⑩ M（MAR） → MDR → D

（R２ ） ＋ １ → R２ ；修改目的地址 （C） ＋ （D） → MDR ；求和并保存结果 Write

MDR → MM

１４ ．CPU 结构如图６唱２５ 所示，其中有一个累加寄存器AC 、一个状态条件寄存器和其他４ 个寄存器，各部件之间的连线表示数据通路，箭头表示信息传送方向。 （１） 标明４ 个寄存器的名称。

（２） 简述指令从主存取出送到控制器的数据通路。

（３） 简述数据在运算器和主存之间进行存取访问的数据通路。 解：（１） 这４ 个寄存器中，a 为存储器数据寄存器MDR ，b 为指令寄存器IR ，c 为存储器地址寄存器MAR ，d 为程序计数器PC 。 （２） 取指令的数据通路：

PC → MAR → MM → MDR → IR

（３） 数据从主存中取出的数据通路（设数据地址为X） ： X → MAR → MM → MDR → ALU → AC 数据存入主存中的数据通路（设数据地址为Y） ： Y → MAR ，AC → MDR → MM

１５ ．什么是微命令和微操作？ 什么是微指令？ 微程序和机器指令有何关系？ 微程序和程序之间有何关系？ 解：微命令是控制计算机各部件完成某个基本微操作的命令。微操作是指计算机中最基本的、不可再分解的操作。微命令和微操作是一一对应的，微命令是微操作的控制信号，微操作是微命令的操作过程。微指令是若干个微命令的集合。微程序是机器指令的实时解释器，每一条机器指令都对应一个微程序。微程序和程序是两个不同的概念。微程序是由微指令组成的，

用于描述机器指令，实际上是机器指令的实时解释器，微程序是由计算机的设计者事先编制好并存放在控制存储器中的，一般不提供给用户；程序是由机器指令组成的，由程序员事先编制好并存放在处理器主存储器中。

１６ ．什么是垂直型微指令？ 什么是水平型微指令？ 它们各有什么特点？ 又有什么区别？ 解：垂直型微指令是指一次只能执行一个微命令的微指令；水平型微指令是指一次能定义并能并行执行多个微命令的微指令。垂直型微指令的并行操作能力差，一般只能实现一个微操作，控制１ ～ ２ 个信息传送通路，效率低，执行一条机器指令所需的微指令数目多，执行时间长；但是微指令与机器指令很相似，所以容易掌握和利用，编程比较简单，不必过多地了解数据通路的细节，且微指令字较短。水平型微指令的并行操作能力强，效率高，灵活性强，执行一条机器指令所需微指令的数目少，执行时间短；但微指令字较长，增加了控存的横向容量，同时微指令和机器指令的差别很大，设计者只有熟悉了数据通路，才有可能编制出理想的微程序，一般用户不易掌握。

１７ ．水平型和垂直型微程序设计之间各有什么区别？ 串行微程序设计和并行微程序设计有什么区别？ 解：水平型微程序设计是面对微处理器内部逻辑控制的描述，所以把这种微程序设计方法称为硬方法；垂直型微程序设计是面向算法的描述，所以把这种微程序设计方法称为软方法。在串行微程序设计中，取微指令和执行微指令是顺序进行的，在一条微指令取出并执行之后，才能取下一条微指令；在并行微程序设计中，将取微指令和执行微指令的操作重叠起来，从而缩短微周期。

１８ ．图６唱２６ 给出了某微程序控制计算机的部分微指令序列。图中每一框代表一条微指令。分支点a 由指令寄存器IR 的第５ 、６ 两位决定。分支点b 由条件码C０ 决定。现采用下址字段实现该序列的顺序控制。已知微指令地址寄存器字长８ 位。 （１） 设计实现该微指令序列的微指令字之顺序控制字段格式。 （２） 给出每条微指令的二进制编码地址。 （３） 画出微程序控制器的简化框图。 解：（１） 该微程序流程有两处有分支的地方，第一处有４ 路分支，由指令操作码IR５ IR６ 指向４ 条不同的微指令，第二处有２ 路分支，根据运算结果C０ 的值决定后继微地址。加上顺序控制，转移控制字段取２ 位。图６唱２６ 有１５ 条微指令，则下址字段至少需要４ 位，但因已知微指令地址寄存器字长８ 位（μMAR７ ～ μMAR０ ） ，故下址字段取８位。微指令的顺序控制字段格式如图６唱２７ 所示。 （２） 转移控制字段２ 位： ００ 顺序控制

０１ 由IR５ IR６ 控制修改μMAR４ ，μMAR３ 。

１０ 由C０ 控制修改μMAR５ 。微程序流程的微地址安排如图６唱２８ 所示。每条微指令的二进制编码地址见表６唱３ 。注：每条微指令前的微地址用十六进制表示。 微 指 令

微地址操作控制字段顺序控制字段 二进制微命令测试判别下地址

００００００００ A ００ ０００００００１ ０００００００１ B ０１ ００００００１０ ００００００１０ C １０ ００００００１１ ００００００１１ J ００ ０００００１００ ０００００１００ L ００ ００００１０１１ ００００１０１０ D ００ ００００１０１１ ００００１０１１ O ００ ００００００００ ０００１００１０ E ００ ０００１００１１ ０００１００１１ G ００ ０００１０１００ ０００１０１００ K

００ ０００１０１０１ ０００１０１０１ M ００ ０００１０１１０ ０００１０１１０ N ００ ００００１０１１ ０００１１０１０ F ００ ０００１１０１１ ０００１１０１１ H ００ ０００１０１０１ ００１０００１１ I ００ ００００１０１１ （３） 微程序控制器的简化框图略。

１９ ．已知某机采用微程序控制方式，其控制存储器容量５１２ × ４８ 位，微程序可在整个控制存储器中实现转移，可控制转移的条件共４ 个，微指令采用水平型格式，后继指令地址采用断定方式，微指令格式如图６唱２９ 所示。 （１） 微指令中的３ 个字段分别应为多少位？

（２） 画出围绕这种微指令格式的微程序控制器逻辑框图。 解：（１） 因为控制转移的条件共４ 个，则判别测试字段为２ 位；因为控存容量为５１２ 个单元，所以下地址字段为９ 位；微命令字段是（４８ － ２ － ９） ＝ ３７ 位。 （２） 对应上述微指令格式的微程序控制器逻辑框图如图６唱３０ 。

２０ ．某机有８ 条微指令I１ ～ I８ ，每条微指令所含的微命令控制信号如表６唱４ 所列。 微指令 微命令信号 a b c d e f g h i j

I１ √ √ √ √ √ I２ √ √ √ √ I３ √ √ I４ √

I５ √ √ √ √ I６ √ √ √ I７ √ √ √ I８ √ √ √

a ～ j 分别代表１０ 种不同性质的微命令信号，假设一条微指令的操作控制字段为８位，请安排微指令的操作控制字段格式，并将全部微指令代码化。解：因为微指令的操作控制字段只有８ 位，所以不能采用直接控制法。又因为微指令中有多个微命令是兼容性的微命令，如微指令I１ 中的微命令a ～ e ，故也不能采用最短编码法。最终选用字段编码法和直接控制法相结合的方法。将互斥的微命令安排在同一段内，兼容的微命令安排在不同的段内。b 、i 、j 这３ 个微命令是互斥的微命令，把它们安排在一个段内，e 、f 、h 这３ 个微命令也是互斥的，把它们也安排在另一个段内。此微指令的操作控制字段格式如图６唱３１ 所示。其中：字段１ 的译码器输出对应的微命令为 ００ 无 ０１ b １０ i １１ j

字段２ 的译码器输出对应的微命令为 ００ 无 ０１ e １０ f １１ h

将全部８ 条微指令代码化可以得到 I１ ： １１１００１０１

I２ ： １０１１００１０ I３ ： ０００００１１１ I４ ： ０１００００００ I５ ： ０１０１１００１ I６ ： １０００１１１１ I７ ： ０１１０００１１ I８ ： １００００１１１

２１ ．在微程序控制器中，微程序计数器μPC 可以用具有加“１”功能的微地址寄存器μMAR 来代替，试问程序计数器PC 是否可以用具有加“１”功能的存储器地址寄存器MAR 代替？ 解：在微程序控制器中不可以用MAR 来代替PC 。因为控存中只有微指令，为了降低成本，可以用具有计数功能的微地址寄存器（μMAR）来代替μPC 。而主存中既有指令又有数据，它们都以二进制代码形式出现，取指令和数据时地址的来源是不同的。 取指令：（PC） → MAR

取数据：地址形成部件→ MAR 所以不能用MAR 代替PC 。__